Le test JTAG ou Boundary-Scan, tel que défini par le standard IEEE 1149.1, est une méthode de test des interconnections sur les circuits imprimés directement implantés au niveau des composants intégrés. L’impossibilité de tester les circuits imprimés très denses et très complexes par les méthodes traditionnelles : Testeurs In-circuits et lits à clous (voir figure ci-dessous) est devenue une évidence au milieu des années 80.

Tests par la méthode de lits à clous et In-circuits

 

Compte tenu des contraintes d’espace, les coûts des systèmes de connexion ont considérablement augmenté tandis que la fiabilité diminuait. L’utilisation croissante des composants intégrés spécifiques (ASIC’s) nécessitant des séquences de test étendues a apporté une complication supplémentaire en n’augmentant pas seulement le coût mais également les temps de test alors que le taux de couverture diminuait.

En 1985, des sociétés telles que IBM, AT&T, Texas Instrument, Philips Electronics NV, Siemens, Alcatel et Ericsson, reconnaissant le besoin d’une solution de test uniforme, prirent l’initiative de couvrir ce besoin et fondèrent le Join Test Action Group (JTAG). Ceci déboucha rapidement sur une nouvelle méthode de test : Boundary-Scan Test (BST). Celle-ci fut adoptée par le groupe IEEE en 1990 sous la référence standard 1149.1.

Le test JTAG est principalement destiné aux tests en production même si comme le montre la figure ci-dessous, la gamme proposée par Corelis s’applique à tous les niveaux.

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